資料來源：NTT
[20240326] 鴻海+聯發科進攻AISC矽光子產業
鴻海旗下連接器廠鴻騰精密（FIT）於2024年3月25日宣布，與聯發科跨業合作，首度共同開發下世代共同封裝光學元件技術（CPO）高速連接解決方案，此以ASIC平台、矽光子技術所共同開發，攻佔生成式AI應用引爆大算力時代，所引起的矽光子商機。而這項由 FIT 封裝的 CPO socket，將於 2024 年 3 月 26 日至 28 日期間，由聯發科在全球規模最大的光學通訊專家會議光纖通訊大會（OFC 2024）中展出。因應生成式AI開始商用化，不僅帶動記憶體頻寬和容量提升的需求，對傳輸介面的密度和速度的需求也急遽增加，這也需要大語言模型在資料中心內進行大量運算，這要求極高的傳輸速率，才能提高運算效率，傳統的資料傳輸方式面臨嚴重的訊號損失，並延長模型訓練時間，導致耗電量增加，因此，新的網路通訊技術CPO應用而生。
其矽光子CPO基本原理為傳統資料中心傳輸是在PCB上進行，而CPO架構則放在晶片的載版上，並把光通訊元件與交換器的晶片整合封裝在一個模組中，安裝在插槽上，這樣的好處是縮短資料傳輸的路徑，並降低資料傳輸的損耗與用電量，為AI運算與應用提供更強大的連接性能。
過去，鴻騰與聯發科是上下游合作夥伴，鴻騰是客製化晶片（ASIC）插槽（socket）龍頭廠商，和上游IC設計廠商合作量能很大。鴻騰精密先前以「FITCONN」創新800G高速連接器，獲得德國紅點設計大獎。聯發科則透過其CPO ASIC設計平台，並整合自主研發的高速112Gbps長距離SerDes（112G LR SerDes）和光學模組矽光子技術，搭配鴻騰的CPO產品、以及精密的ASIC SKT連接器，為交換機提供高效能運算系統，旨在於進一步縮減電路板面積、降低裝置成本、增加頻寬密度，並降低系統功耗。此外，此CPO可搭配鴻騰精密原有光通訊800G及1.6T產品的組合，鴻騰發揮連接器設計能力，滿足高頻寬、大算力，大功率的高速元件散熱需求。
然而，此舉合作無疑是鴻海集團AI伺服器一條龍布局再添新利基，鴻海藉由與聯發科合作CPO，共同為客戶提供更多元且高效連接解決方案，推動大算力時代發展。其實可以注意的是這股矽光子熱潮，最早是由台積電、日月光等晶圓代工封裝開始延燒，隨後至光通訊模組廠商華星科等接續延燒，如今台廠聯發科與鴻海的合作更加延續這股當紅矽光子態勢。
另外，鴻海董事長劉揚偉日前也提到，近期由於生成式AI應用的增加，除CSP（雲端服務供應商）客戶，品牌客戶也開始積極發展AI伺服器，使得AI伺服器的市況能見度變得很高；而在設計AI伺服器時，GPU的整合是一個重點，為提升GPU效能，會更凸顯高速交換機功能，同時帶動液冷散熱技術需求。因此，鴻海與NVIDIA在GTC大會推出「GB200」新架構 AI 伺服器整套解決方案的合作上，就變得更令人矚目，鴻海為新晶片主力代工廠，鴻海獨家供應高速GPU互連技術（NVLINK）。
因此，預期矽光子產業鏈將在鴻海的矽光子雙重合作下(Nvidia的NVLINK與聯發科的CPO ASIC平台)，台廠上中下游都有明顯商機可獲利，預估未來這股矽光子熱潮將搭配生成式AI繼續發光發熱。
光通訊主要應用來自於電信市場和資料中心，然而5G基地台興建高峰已過，中國電信市場近年來持續殺價競爭導致獲利縮水，而全球資料中心帶動數據傳輸升級需求增強，成為光通訊產業成長重點。市場看好，800G、1.6T以及矽光子新技術，在AI浪潮波動助瀾下，將成為2024~2025年推動光通訊產業發展的成長引擎。
由於AI應用及傳輸速度大幅提高，未來傳輸規格至少將從800G起跳，受到傳輸速度愈來愈快，高功耗和散熱將使AI伺服器面臨極大挑戰，因而看好矽光子預期將扮演重要角色。然矽光子必須將光通訊元件與矽晶圓進行整合於單一晶片，目前在技術瓶頸與量產穩定度仍具有挑戰，預期2025年可望較為明朗。
目前光通訊業者出貨逐漸從100G推進至400G，由於100G產品的市場價格競爭漸趨激烈，各家400G量產腳步逐漸拉近，不少台廠紛紛提前布局朝向800G產品進行設計與規格確認，2024年將以800G量產供應成為勝出關鍵。
此外，Intel於2022年也發表8波長DFB陣列採用商用300mm混合(Hybrid)矽光子平台進行設計與製造，單路頻寬可達32Gbps，每一光纖頻寬可達256Gbps，8微環調變器和光波導技術將每個微環調變器調整至特定波長，透過使用多個波長，每個微環能夠單獨調變光並完成獨立通訊。該平台亦被用來製造量產光學收發器，透過III/V族晶圓接合製程之前，使用先進的微影技術在矽當中定義波導光柵(Waveguide Grating)；由於緊密地整合雷射，該陣列在環境溫度變化時也能夠維持其通道間距[7]。
目前矽光子晶圓級CPO架構的測試方式還沒有十分確定，也尚未標準化。封裝廠商目前還沒有明確的封裝規格，所以目前有一家美國客戶是自行開發測試系統規格，但更多客戶是還在整合階段，尚未提出測試架構。故明年業界會先想辦法確認哪一種測試架構最佳，再進一步驗證，能對業績面帶來多少貢獻還很難估計。
https://www.eettaiwan.com/20220207nt61-advanced-packaging/
「封裝」大概可以類比為對日用品打包裝盒，保護電路晶片免受外界環境的不良影響。當然晶片封裝還涉及到固定、散熱增強，以及與外界的電氣、訊號互連等問題，而「先進封裝」的核心還在「先進」二字上。
如果要量化，或許將bump pitch作為指標比較合理。所謂的bump pitch凸點間距，一般是用以形容晶片的資料I/O，晶片需要更多的資料通訊「點」才能實現更高的傳輸效率。那麼這些「點」之間的間距、密集程度，自然成為衡量資料通訊效率的關鍵。而先進封裝就某個層面來看，也是bump pitch在縮小的過程。
「先進封裝」更多的就是在指代die之間的3D堆疊或2.5D封裝。而且這些封裝方式也事實上實現bump pitch相當程度的縮減。一般的2.5D封裝也就是指將一大片die切成一個個小die (或稱chiplet)，後將這些小die放在仲介層(interposer)上(當然這只是2.5D封裝的某一類方案)。這是在如今的die越做越大，大到良率低、成本過高之時的某種解決方案。
對die進行切分以後，整顆晶片就能做得非常非常大，而且利於做異質整合。去年Intel Architecture Day上，Intel發佈針對資料中心的GPU晶片Ponte Vecchio，從照片看起來就相當巨大——這其中就有2.5D封裝的功勞。雖然這顆晶片的2.5D封裝並沒有用interposer，而是另一種稱為silicon bridge的方案。
越做越大的interposer
在記憶體整合發展趨勢部分，未來主要發展趨勢為：第三代高頻寬記憶體(HBM3)以及3D整合及堆疊(如SRAM堆疊及DRAM堆疊)。日月光率先在2015年量產HBM1整合的封裝，2017年HBM2也順利量產，在2021年量產HBM2E，目前正朝著3D整合方向發展。
電源整合矽電容器(Si Cap)趨勢部分，隨著電源功率愈來愈高，電容密度要求也同步提高，因此凸顯電容整合的重要性。日月光與合作夥伴共同開發不同的矽電容器(Si Cap)技術，例如溝槽電容器(Trench Capacitor)以及電容密度更高的堆疊電容器(Stacked Capacitor)，以滿足愈來愈高的電容密度需求。
日月光持續開發可優化時脈速度、頻寬和電力傳輸的先進封裝技術，如FOPoP、FOCoS、FOCoS-Bridge、FOSiP、2.5/3D IC 封裝、Co-Packaged Optics及混合鍵合(Hybrid Bonding)技術，與產業鏈合作夥伴們在VIPack平台共同研發合作，縮短共同設計時間、產品開發和上市時程，以滿足HPC以及矽光子整合發展需求。
[3][20220916]日月光矽光子先進封裝攜台積 一線客戶今年下半小量產
[20240122] 矽光子轉800G發展，1.6T將是下一個成長動能
隨著生成式AI及ML帶動資料中心巨量資料處理的需求，對高速傳輸需求將與日俱增，推動光通訊規格加速升級，800G光通訊模組將帶動新一波成長動能。光通訊主要應用來自於電信市場和資料中心，然而5G基地台興建高峰已過，中國電信市場近年來持續殺價競爭導致獲利縮水，而全球資料中心帶動數據傳輸升級需求增強，成為光通訊產業成長重點。市場看好，800G、1.6T以及矽光子新技術，在AI浪潮波動助瀾下，將成為2024~2025年推動光通訊產業發展的成長引擎。
由於AI應用及傳輸速度大幅提高，未來傳輸規格至少將從800G起跳，受到傳輸速度愈來愈快，高功耗和散熱將使AI伺服器面臨極大挑戰，因而看好矽光子預期將扮演重要角色。然矽光子必須將光通訊元件與矽晶圓進行整合於單一晶片，目前在技術瓶頸與量產穩定度仍具有挑戰，預期2025年可望較為明朗。
目前光通訊業者出貨逐漸從100G推進至400G，由於100G產品的市場價格競爭漸趨激烈，各家400G量產腳步逐漸拉近，不少台廠紛紛提前布局朝向800G產品進行設計與規格確認，2024年將以800G量產供應成為勝出關鍵。
光通訊磊晶廠聯亞，雖然2023年下半的單月營收呈現連續5個月成長，12月營收達新台幣1.1億元，月增4.8%，但2023年營收仍大幅衰退55.6%。AI伺服器已帶動800G矽光需求快速拉升，預計矽光大客戶在2024年上半將較2023年呈現倍數以上的成長力道，至於下一世代1.6T產品，預計2024年底開始試產。儘管矽光需求成長強勁，聯亞800G量產客戶只有一家，未來1.6T產品在雷射輸出功率將大幅增加，因而各項技術難度也會以等比倍數增加，技術門檻很高。
光通訊模組廠華星光，2023年營運成長最為突出，由於中美貿易戰導致供應鏈轉單，美國晶片大廠邁威爾（Marvell）透過華星光負責代工，故北美客戶佔營收比重約達80%，主要供應資料中心應用，2023年合併營收的年增率高達124.2%，前3季獲利逐季成長，除了400Gb產品需求大幅增加，800G產品進入試產，2024年可望邁入量產及貢獻獲利。
光通訊模組廠光聖，2023年12月合併營收2.33億元，月增49%，年增幅近2成，累計全年營收26.17億元，年減10.98%。隨著光主動元件客戶的庫存調整進入尾聲，美系客戶被動元件的需求穩定成長，加上連接器需求回溫，旗下三大產品線需求轉強，2024年第1季營收將優於2023年第4季，2024年營收可望重返成長軌道，估計年增達10~15%。
光通訊模組廠華星光，2023年營運成長最為突出，由於中美貿易戰導致供應鏈轉單，美國晶片大廠邁威爾（Marvell）透過華星光負責代工，故北美客戶佔營收比重約達80%，主要供應資料中心應用，2023年合併營收的年增率高達124.2%，前3季獲利逐季成長，除了400Gb產品需求大幅增加，800G產品進入試產，2024年可望邁入量產及貢獻獲利。
光通訊模組廠光聖，2023年12月合併營收2.33億元，月增49%，年增幅近2成，累計全年營收26.17億元，年減10.98%。隨著光主動元件客戶的庫存調整進入尾聲，美系客戶被動元件的需求穩定成長，加上連接器需求回溫，旗下三大產品線需求轉強，2024年第1季營收將優於2023年第4季，2024年營收可望重返成長軌道，估計年增達10~15%。
綜觀2023年台系光通訊廠營運普遍呈現衰退，主要受到大環境景氣低迷、企業投資及採購力道趨緩影響。此外，除了台廠朝向下一代1.6T新品展開前期設計及規劃外，廠商需要考量的是該如何面對矽光子CPO的轉型，因為矽光具備提高傳輸距離、增加頻寬和降低功耗等特性備受重視，針對這些轉型應有的調整，2024年就需要開始因應。
[20231206] 矽光子之大廠探究
CPO技術初期應用主要先從網路交換器/路由器導入，目前由交換器晶片設計廠主導，Broadcom、NVIDIA(併購Mellanox)、Cisco(併購Luxtera、Acacia、Lightwire、CoreOptics)、Intel等，皆積極投入。Broadcom於2022、2023年發表Tomahawk 4(25.6Tbps)、Tomahawk 5(51.2Tbps)CPO晶片。
NVIDIA併購Mellanox後也切入交換器晶片領域，目前與中國的天孚通信合作開發CPO。
Cisco為全球網路交換器龍頭，目前已發表400G矽光子收發模組，並與Inphi在2020年共同開發，預計2024年將推出51.2Tbps交換器。
Intel在矽光子領域發展已久，在矽光技術收發模組已經發展三十年，並在2019年成功併購Barefoot取得交換器ASIC與相關光收發器模組技術後，如今英特爾除擁有400Gbps矽光子收發器解決方案，並計畫將自家ASIC或FPGA產品應用於Switch IC。而在CPO成為顯學後，Intel也決定出脫矽光收發模組業務於Jabil，更為專注在PIC(Photonic Integrated Circuit)的技術研發，模組的部分則會與Jabil有更深入的合作。預期將在2023年12月會有
第一個共同封裝的光學設計將用於51.2 Tbps交換機發布。
Intel在矽光子領域發展已久，在矽光技術收發模組已經發展三十年，並在2019年成功併購Barefoot取得交換器ASIC與相關光收發器模組技術後，如今英特爾除擁有400Gbps矽光子收發器解決方案，並計畫將自家ASIC或FPGA產品應用於Switch IC。而在CPO成為顯學後，Intel也決定出脫矽光收發模組業務於Jabil，更為專注在PIC(Photonic Integrated Circuit)的技術研發，模組的部分則會與Jabil有更深入的合作。預期將在2023年12月會有
第一個共同封裝的光學設計將用於51.2 Tbps交換機發布。此外，Intel於2022年也發表8波長DFB陣列採用商用300mm混合(Hybrid)矽光子平台進行設計與製造，單路頻寬可達32Gbps，每一光纖頻寬可達256Gbps，8微環調變器和光波導技術將每個微環調變器調整至特定波長，透過使用多個波長，每個微環能夠單獨調變光並完成獨立通訊。該平台亦被用來製造量產光學收發器，透過III/V族晶圓接合製程之前，使用先進的微影技術在矽當中定義波導光柵(Waveguide Grating)；由於緊密地整合雷射，該陣列在環境溫度變化時也能夠維持其通道間距[7]。
[20231124] 矽光子封裝探針封裝測試廠穎崴，CPO架構測試方式不明
矽光子CPO封裝技術可讓存儲速度提升，矽光子晶圓級CPO測試系統是一種高整合度系統。穎崴都會做測試系統所有元件，比方探針卡或測試座、熱傳散熱方案、自動化機台設計等，穎崴看好2024年底至2025年需求會顯現。目前穎崴早已完成半自動測試機台，也已知外觀定位等重要測試規格，未來等整體測試架構確立就能馬上調整，時間點預計會在2024年下半年，目前客戶已經超過2家以上。
CPO測試方式還不明朗，目前可能還需要進一步研究，效益多少。不過商機確實是因為這樣而慢慢炒出嗎？有待商榷。
補充：穎崴服務據點
- 高雄二廠
- 高雄岡山本州探針廠
- 台元科技園區的廠辦大樓
- 新竹垂直探針卡製造廠
- 中國蘇州廠
- 馬來西亞檳城服務據點
[20221006] 日月光兩大光整合技術，由2.5D封裝朝向3D光學中介層技術邁進
日月光開發兩種光整合技術：光學小晶片(Optical Chiplet)、3D整合的光學中介層(Optical Interposer)技術[5]。
- 光學小晶片(Optical Chiplet)技術，應用2.5D矽中介層(Silicon Interposer)整合光學小晶片及SoC，以滿足最高的能量效率與頻寬，如應用於高速運算光學I/O的要求。
- 3D整合的光學中介層(Optical Interposer)技術，即電子IC在上面，光子IC在下面，這種整合方式，可提供更高的頻寬級能量效率的需求，可應用於網路交換機(Switch)晶片。
先進封裝取決於bump pitch的量化程度，有2.5D朝向3D趨勢。這不只是針對光學。日月光能看到這趨勢難怪能夠成為全球封裝龍頭。不過未來該如何與台積電共同合作，又競爭又合作將是值得觀察重點。
[20220920] 契機難尋、美日台三方共探未來。光電融合的前哨站：矽光子技術!
契機難尋，台灣產業界終於看到矽光子未來契機，日前舉辦美日台矽光子研討會共討發展路線[4]。沒錯，台灣在這塊落後國外一大截，如何把現有的台灣學術研究用於台灣產業界，這是最快、最容易的方式。有此根基後，再探究國外之技術。這是一條不容易的路，台灣擁有半導體與顯示兩塊產業的優勢，應該要再進一步發展矽光子技術。未來是個萬物融合的時代，光與電的結合，一定勢必免不了。由科學的角度觀察，最早的光是粒子還是波、光是否是電磁波？這都使得科學家苦惱不已，光長久以來，都是人們最好奇的一種神秘物質。隨後電學的發展日漸成熟，科學家依照的光學研究過程，發現電也擁有波粒二象性、物質波。因此光與電為同一類物質，不同的表現而已。 矽光子就是基於電學材料矽之上，再探詢光領域之技術，它可為是一種中繼技術，也是跨域重要領域的高門檻。台灣是否有機會可以在站上不同視野，進而立於不敗之地，這需要產官學研各方努力。
[20220916] 台灣兩大雙雄台積、日月合作CPO共為矽光子技術努力!
台灣半導體代工台積電與封測日月光兩大雙合作CPO於2022年為國際大廠量產[3]。推測此國際大廠為NVIDIA。矽光子技術發展其實已經20多年，早期Intel就已進行矽光子學研究，在2016年宣佈其首款矽光子元件的量產。台灣在2019年5月時，集合學界長期投入於矽光子領域成就創立台灣奈微光科技，創辦者為台大光電所教授，台灣產學界皆看好矽光子技術發展，加入布局。
其實這類矽光子異質整合技術，不是新鮮事，如今第三類半導體的異質整合，也是發展趨勢之一。例如將矽基半導體加入第三類半導體GaN、SiC等。所以可說是「異質整合」或「同質整合」。看以何種角度出發，若是巨觀來看，其實都是「同質整合」；但是由微觀來看就是「異質整合」。 就半導體產業而言，整合議題是未來的趨勢，畢竟如何異中求同使其微小化，加速電路密集度、效率化都是很重要的議題。
[20220913] 台積電矽光子技術COUPE+CoWos大整合：得矽光，得天下!
台灣的矽光子科技再下一城，台積電的COUPE+CoWoS可以有效幫助NVIDIA GPU大整合[2]，其中COUPE（Compact Universal Photonic Engine，緊湊型通用矽光子引擎）與CoWoS（Chip on Wafer on Substrate，基板上晶圓上晶片）。可以看出台積電擁有其他廠商沒有的整合能力，這也是台積電技術領先全球的緣故。矽光子技術是趨勢，誰能越早進入此領域，誰就能取先機。有句話是這麼說的，得矽光子技術者，即得天下![20220814] 共同封裝光學元件CPO高速傳輸，新熱潮
光電融合好像越來越有概念，例如可用共同封裝光學元件(CPO)加速讓資料能透過光來傳遞使速度加速，如交換器ASIC封裝晶片[1]，這技術使單一封裝中整合電子與光學元件成為可能。說白點就是利用光的高速在晶片中搬運資料。人類真是為了欲望無所不用其極，由長波、短波、超短波、微波、太赫茲進而到光，都是不斷在尋找能夠使高速資料化的方式。Key：
- 800G、1.6T以及矽光子新技術，在AI浪潮波動助瀾下，將成為2024~2025年推動光通訊產業發展的成長引擎。
- 鴻海旗下連接器廠鴻騰精密（FIT）於2024年3月25日宣布，與聯發科跨業合作，首度共同開發下世代共同封裝光學元件技術（CPO）高速連接解決方案。而這項由 FIT 封裝的 CPO socket，將於 2024 年 3 月 26 日至 28 日期間，由聯發科在全球規模最大的光學通訊專家會議光纖通訊大會（OFC 2024）中展出。
Reference:
[7][20231124]
[6][20220207]先進封裝如何更加「先進」https://www.eettaiwan.com/20220207nt61-advanced-packaging/
所謂的bump pitch凸點間距，一般是用以形容晶片的資料I/O，晶片需要更多的資料通訊「點」才能實現更高的傳輸效率。那麼這些「點」之間的間距、密集程度，自然成為衡量資料通訊效率的關鍵。
「封裝」大概可以類比為對日用品打包裝盒，保護電路晶片免受外界環境的不良影響。當然晶片封裝還涉及到固定、散熱增強，以及與外界的電氣、訊號互連等問題，而「先進封裝」的核心還在「先進」二字上。
如果要量化，或許將bump pitch作為指標比較合理。所謂的bump pitch凸點間距，一般是用以形容晶片的資料I/O，晶片需要更多的資料通訊「點」才能實現更高的傳輸效率。那麼這些「點」之間的間距、密集程度，自然成為衡量資料通訊效率的關鍵。而先進封裝就某個層面來看，也是bump pitch在縮小的過程。
「先進封裝」更多的就是在指代die之間的3D堆疊或2.5D封裝。而且這些封裝方式也事實上實現bump pitch相當程度的縮減。一般的2.5D封裝也就是指將一大片die切成一個個小die (或稱chiplet)，後將這些小die放在仲介層(interposer)上(當然這只是2.5D封裝的某一類方案)。這是在如今的die越做越大，大到良率低、成本過高之時的某種解決方案。
對die進行切分以後，整顆晶片就能做得非常非常大，而且利於做異質整合。去年Intel Architecture Day上，Intel發佈針對資料中心的GPU晶片Ponte Vecchio，從照片看起來就相當巨大——這其中就有2.5D封裝的功勞。雖然這顆晶片的2.5D封裝並沒有用interposer，而是另一種稱為silicon bridge的方案。
越做越大的interposer
Reticle limit可理解為微影設備可處理的極限尺寸。也就是說即便不考慮良率和成本問題，以現有裝置，一片die的尺寸再大也是有極限的，這個限制大約是858mm2。
TSMC CoWoS封裝，即是將多個chiplet放在interposer上。這不就解決reticle limit的尷尬了嗎，雖然這其中還涉及到很多複雜的工程問題。CoWoS技術發展至今也有些年頭，這項技術最早是從2012年就開始推行。這是個2.5D晶圓級多晶片封裝技術，能夠實現比較高的互連密度和性能。其上的每個die (或chiplet)是透過micro-bump鍵合到interposer上。這代2.5D封裝的一些改進
有在關注台積電CoWoS技術的讀者應該知道，interposer要突破reticle limit的方式是採用全幅的mask拼接。兩個mask組合，兩者彼此會有一部分的重合——重合部分的RDL (redistribution layer)互連部分需要做到一致。如此一來，利用拼接就能構成連續的線路。
CoWoS先前的演進也是這麼做，從一代的800mm2，做到二代1,200mm2、1,700mm2。對於CoWoS-S5而言，尺寸3倍於reticle limit也就不只需要2個全幅mask拼接，台積電的方案是4份mask拼接。4個mask，每個都需要有與另外三者重合的部分，構成最終interposer過曝的拼接邊緣部分，達成當代最大的interposer尺寸。
此外，除了面積做大，CoWoS-S5也用了新的金屬堆疊。因為interposer之上的die增多以後，尤其是邏輯die，線路複雜性也會提升。而且HBM2E儲存堆疊應用於這代interposer已經得到驗證，HBM2E的傳輸速率為3.2GT/s。
未來要採用HBM3的話，速率提升至4GT/s，訊號完整性可能會成為一大問題。所以CoWoS-S5導入新的金屬堆疊、新的亞微米層(雙鑲嵌線路)——至多5個這樣的亞微米層。台積電表示，新的金屬堆疊能夠降低金屬電阻，以及via接觸電阻超過50%。與此同時，CoWoS-S5也引入了iCap——嵌入式深槽電容(DTC)。台積電最初是於2019年發佈iCap，其電容密度能夠達到最高340nF/mm2，相比於先前的HD-MiM (high-k高密度metal-insulator-metal)，有著非常高的提升，單個Si interposer可達成的總電容值為64μF。
CoWoS-S5封裝技術的最後一個重點，也在於導入新的TIM熱介面材料。CoWoS有頂蓋和環形封裝兩種，在環形封裝中，die上表面是與散熱器直接接觸；而頂蓋封裝方案下，散熱鐵蓋要透過熱介面材料與die接觸。凝膠型的TIM導熱係數通常為10W/K，台積電認為這對於HPC、AI應用是不夠的，所以CoWoS-S5為此導入了新型TIM，據說導熱係數可超過20W/K。
[5][20221006]日月光構建矽光子封裝大計 光學小晶片、中介層雙管齊下
日月光表示，頻寬與能量效率問題，是未來電的長距離傳輸主要瓶頸，因此光學整合成為重點發展趨勢之一。日月光與合作夥伴開發「兩種」不同的光整合技術，其一是光學小晶片(Optical Chiplet)技術，應用2.5D矽中介層(Silicon Interposer)整合光學小晶片及SoC，以滿足最高的能量效率與頻寬，如應用於高速運算光學I/O的要求。
另一個發展趨勢是基於3D整合的光學中介層(Optical Interposer)技術，即電子IC在上面，光子IC在下面，這種整合方式，可提供更高的頻寬級能量效率的需求，可應用於網路交換機(Switch)晶片。
隨著運算需求倍數成長，先進SoC在電晶體尺寸微縮上已經接近物理極限，因此將原有的大尺寸的SoC拆分成多顆體積更小、不同功能的小晶片設計日趨主流。日月光於官方技術部落格中提出，Chiplet整合技術中，細間距互連、大規模整合、電力傳輸以及散熱等都是未來主要發展方向。
2.5D/3D IC先進封裝技術可以將小晶片、記憶體與電源，在同一封裝中將進行做3D立體堆疊或使用矽中介層進行系統整合，縮短訊號傳輸距離，有效提升傳輸速率及能量效率。隨著矽光子技術發展，光的傳輸頻寬與效率也變得愈來愈高，把光學系統整合至單一封裝是未來重要的發展趨勢。
日月光表示，異質整合需要通過先進封裝提升系統性能，以2.5/3D IC封裝為例，可提供用於記憶體與小晶片整合的高密度互連，包含提供次微米(Sub-micron)的線寬與線距、多達五層的互連金屬線路以及良品中介層(Known Good Interposer)。
此外，可通過嵌入式深槽電容中介層(DTC Interposer)與IPD/Si Cap技術完成電源整合，通過高頻寬的封裝外互連(off-package interconnect)提供高性能的長距離資料傳輸。
有在關注台積電CoWoS技術的讀者應該知道，interposer要突破reticle limit的方式是採用全幅的mask拼接。兩個mask組合，兩者彼此會有一部分的重合——重合部分的RDL (redistribution layer)互連部分需要做到一致。如此一來，利用拼接就能構成連續的線路。
CoWoS先前的演進也是這麼做，從一代的800mm2，做到二代1,200mm2、1,700mm2。對於CoWoS-S5而言，尺寸3倍於reticle limit也就不只需要2個全幅mask拼接，台積電的方案是4份mask拼接。4個mask，每個都需要有與另外三者重合的部分，構成最終interposer過曝的拼接邊緣部分，達成當代最大的interposer尺寸。
此外，除了面積做大，CoWoS-S5也用了新的金屬堆疊。因為interposer之上的die增多以後，尤其是邏輯die，線路複雜性也會提升。而且HBM2E儲存堆疊應用於這代interposer已經得到驗證，HBM2E的傳輸速率為3.2GT/s。
未來要採用HBM3的話，速率提升至4GT/s，訊號完整性可能會成為一大問題。所以CoWoS-S5導入新的金屬堆疊、新的亞微米層(雙鑲嵌線路)——至多5個這樣的亞微米層。台積電表示，新的金屬堆疊能夠降低金屬電阻，以及via接觸電阻超過50%。與此同時，CoWoS-S5也引入了iCap——嵌入式深槽電容(DTC)。台積電最初是於2019年發佈iCap，其電容密度能夠達到最高340nF/mm2，相比於先前的HD-MiM (high-k高密度metal-insulator-metal)，有著非常高的提升，單個Si interposer可達成的總電容值為64μF。
CoWoS-S5封裝技術的最後一個重點，也在於導入新的TIM熱介面材料。CoWoS有頂蓋和環形封裝兩種，在環形封裝中，die上表面是與散熱器直接接觸；而頂蓋封裝方案下，散熱鐵蓋要透過熱介面材料與die接觸。凝膠型的TIM導熱係數通常為10W/K，台積電認為這對於HPC、AI應用是不夠的，所以CoWoS-S5為此導入了新型TIM，據說導熱係數可超過20W/K。
半導體先進封裝技術持續成為摩爾定律延壽要角，半導體大廠台積電、英特爾(Intel)、三星電子(Samsung Electronics)捉對廝殺，然作為專業封測代工(OSAT)龍頭的日月光集團，先進封裝平台VIPack研發與量產動能也仍持續推進，在矽光子領域，力求把光學系統整合至單一封裝的趨勢明確。
日月光表示，頻寬與能量效率問題，是未來電的長距離傳輸主要瓶頸，因此光學整合成為重點發展趨勢之一。日月光與合作夥伴開發「兩種」不同的光整合技術，其一是光學小晶片(Optical Chiplet)技術，應用2.5D矽中介層(Silicon Interposer)整合光學小晶片及SoC，以滿足最高的能量效率與頻寬，如應用於高速運算光學I/O的要求。
另一個發展趨勢是基於3D整合的光學中介層(Optical Interposer)技術，即電子IC在上面，光子IC在下面，這種整合方式，可提供更高的頻寬級能量效率的需求，可應用於網路交換機(Switch)晶片。
隨著運算需求倍數成長，先進SoC在電晶體尺寸微縮上已經接近物理極限，因此將原有的大尺寸的SoC拆分成多顆體積更小、不同功能的小晶片設計日趨主流。日月光於官方技術部落格中提出，Chiplet整合技術中，細間距互連、大規模整合、電力傳輸以及散熱等都是未來主要發展方向。
2.5D/3D IC先進封裝技術可以將小晶片、記憶體與電源，在同一封裝中將進行做3D立體堆疊或使用矽中介層進行系統整合，縮短訊號傳輸距離，有效提升傳輸速率及能量效率。隨著矽光子技術發展，光的傳輸頻寬與效率也變得愈來愈高，把光學系統整合至單一封裝是未來重要的發展趨勢。
日月光表示，異質整合需要通過先進封裝提升系統性能，以2.5/3D IC封裝為例，可提供用於記憶體與小晶片整合的高密度互連，包含提供次微米(Sub-micron)的線寬與線距、多達五層的互連金屬線路以及良品中介層(Known Good Interposer)。
此外，可通過嵌入式深槽電容中介層(DTC Interposer)與IPD/Si Cap技術完成電源整合，通過高頻寬的封裝外互連(off-package interconnect)提供高性能的長距離資料傳輸。
在記憶體整合發展趨勢部分，未來主要發展趨勢為：第三代高頻寬記憶體(HBM3)以及3D整合及堆疊(如SRAM堆疊及DRAM堆疊)。日月光率先在2015年量產HBM1整合的封裝，2017年HBM2也順利量產，在2021年量產HBM2E，目前正朝著3D整合方向發展。
電源整合矽電容器(Si Cap)趨勢部分，隨著電源功率愈來愈高，電容密度要求也同步提高，因此凸顯電容整合的重要性。日月光與合作夥伴共同開發不同的矽電容器(Si Cap)技術，例如溝槽電容器(Trench Capacitor)以及電容密度更高的堆疊電容器(Stacked Capacitor)，以滿足愈來愈高的電容密度需求。
日月光持續開發可優化時脈速度、頻寬和電力傳輸的先進封裝技術，如FOPoP、FOCoS、FOCoS-Bridge、FOSiP、2.5/3D IC 封裝、Co-Packaged Optics及混合鍵合(Hybrid Bonding)技術，與產業鏈合作夥伴們在VIPack平台共同研發合作，縮短共同設計時間、產品開發和上市時程，以滿足HPC以及矽光子整合發展需求。
[4][20220920]台美日產業結盟 聚焦矽光子應用整合與產業趨勢日商駿河精機(股)亞太暨台灣區於2022年9月1日於新竹集思會議中心與光電協進會共同合作舉辦「台美日產業結盟－矽光子產業趨勢及應用整合研討會」，邀請到國內外知名專家講師共同講授，針對矽光子的產業發展趨勢、晶片設計、製程技術、封裝測試及相關應用等進行深入報告，期望能建立矽光子生態鏈並擘畫出未來藍圖。
由日商駿河精機與ITRI工研院、PIDA光電協會、TOSIA化合物半導體協會等單位主辦，積極建構「台美日跨國產業聯盟國家隊與供應鏈生態圈」，期待能協助台灣半導體與光電前瞻產業進入下一世代半導體矽光子新技術領域及未來量子高速通訊傳輸的應用。
據主辦單位日商駿河精機游昆潔技術長提到，「矽光子具有高頻寬、低延遲、傳輸速度快的特性，目前主要應用是在數據中心，從我們研討會規劃的主題上來說，台灣過去矽光子技術計畫大多是致力於學術單位的開發及應用，在矽光子產業領域發展上我們落後了歐美國家一段距離，在市場趨勢發展下已逐漸朝產業化發展，為能加速結合產、學、研資源及台灣半導體產業優勢，透過舉辦技術研討會將上游(晶片設計及晶圓製造)、中游(封裝測試)、下游(開發應用)產業鏈串聯，協助國內產業在矽光子技術發展與產業應用上。」
藉由本次研討會說明矽光子技術應用的領域(Ex：矽光子運用在毫米波、transceiver、生物感測晶片、無人車光達、國防工業用的陀螺儀)、快速整合台灣的半導體及光電領域優勢。
由日商駿河精機與ITRI工研院、PIDA光電協會、TOSIA化合物半導體協會等單位主辦，積極建構「台美日跨國產業聯盟國家隊與供應鏈生態圈」，期待能協助台灣半導體與光電前瞻產業進入下一世代半導體矽光子新技術領域及未來量子高速通訊傳輸的應用。
據主辦單位日商駿河精機游昆潔技術長提到，「矽光子具有高頻寬、低延遲、傳輸速度快的特性，目前主要應用是在數據中心，從我們研討會規劃的主題上來說，台灣過去矽光子技術計畫大多是致力於學術單位的開發及應用，在矽光子產業領域發展上我們落後了歐美國家一段距離，在市場趨勢發展下已逐漸朝產業化發展，為能加速結合產、學、研資源及台灣半導體產業優勢，透過舉辦技術研討會將上游(晶片設計及晶圓製造)、中游(封裝測試)、下游(開發應用)產業鏈串聯，協助國內產業在矽光子技術發展與產業應用上。」
藉由本次研討會說明矽光子技術應用的領域(Ex：矽光子運用在毫米波、transceiver、生物感測晶片、無人車光達、國防工業用的陀螺儀)、快速整合台灣的半導體及光電領域優勢。
半導體封測代工(OSAT)龍頭日月光集團於矽光子(SiPh)先進封裝領域報喜，攜手台積電一起合作，打入國際一線客戶的光學共同封裝(CPO)產品，2022年下半可望進入小量生產階段。
日月光集團營運長吳田玉在Semicon Taiwan 2022大展展前提及，未來必須尋適合台灣生態與具有潛力的市場，包括如矽光子(SiPh)及第三類半導體等。近日日月光集團研發副總洪志斌證實，矽光子未來絕對是重要趨勢，將可增加網通領域10倍到100倍的頻寬(bandwidth)，這部分更跟晶圓端的台積電「有許多合作」。
據了解，2022年3月的美國光纖通訊博覽會(OFC)論壇中，已經有矽光子先進封裝晶片樣品展示，預計2022年下半將進入小量生產，只要是矽光領域的一級玩家，日月光集團都有合作開發案進行中。
光學共同封裝(CPO)除了台積電2021年提出的COUPE先進封裝外，事實上，OSAT廠包括日月光投控旗下日月光半導體與矽品，都在先進封裝平台如VIPack中列入CPO技術。
洪志斌表示，矽光子會是新趨勢，可望有10倍甚至100倍的頻寬，光通訊將讓大頻寬實現速度加快。以往的方式，主要是在高效能處理器(Processor)與矽光子模組之間，從PCB板外面去連結，中間路徑要串聯太多東西，造成過多的訊號耗損與能耗。
現在的CPO光學共同封裝，可以直接連結到封裝上，甚至到晶片上。細部來看，也包括可以共同封裝在IC載板(substrate)上，也可以是在矽中介層(Interposer)上，也有在Chip上。
洪志斌坦言，這個領域，其實跟台積電有很多合作，台積電從晶圓端、日月光從封裝端著墨。CPO共同封裝的進展，就是一個把矽光模組與主晶片「越放越近」的過程，隨著矽光子先進封裝的技術發展，可以更降低耗損、更省電，不用透過電訊號的連節，直接變成光通訊。
據了解，國際知名網通、HPC晶片大廠無不積極在矽光子領域鴨子划水，包括NVIDIA、超微(AMD)/XilinX、博通(Broadcom)、Marvell、IBM等，更包括曾經力拱「矽光計畫」的英特爾(Intel)。而在2022年3月的OFC論壇，已經有採用矽光子先進封裝的樣品展示。
洪志斌表示，2022年半導體先進封裝、異質整合技術領域，有個新的進展。應用端當然是朝向HPC、車用電子領域發展。而3~5年前在談論的異質整合(Heterogeneous Integration)，泰半聚焦於不同半導體製程節點間的整合，如混合40/28/7/5奈米等。
這其實從「系統端」角度來看，基本上還是可以視作同質整合(homogeneous Integration)。由於初期概念的異質整合與同質整合英文縮寫都是HI，是故，今年半導體先進封裝技術領域持續討論的是，更為「系統面」的異質整合。
洪志斌說明，現在愈來愈多從不同的模組需求竄升，包括功率(Power)、射頻(RF)需求，這樣應用的需求，從「系統端」看進來，更大範疇的異質整合是整合不同的wafer。
例如矽(Si)基半導體加入第三類半導體如氮化鎵(GaN)、碳化矽(SiC)等也，可以加入更多樣的被動元件組合，包括電容、電感，甚至是天線，異質整合的概念其實是越來越廣的。
洪志斌表示，以系統級角度來看，異質整合概念相對更多樣且廣泛，預計這樣子的先進封裝趨勢，會在這幾年陸續發酵。
[2][20220913]台積電矽光子封裝推進 傳助攻NVIDIA GPU大合體
日月光集團營運長吳田玉在Semicon Taiwan 2022大展展前提及，未來必須尋適合台灣生態與具有潛力的市場，包括如矽光子(SiPh)及第三類半導體等。近日日月光集團研發副總洪志斌證實，矽光子未來絕對是重要趨勢，將可增加網通領域10倍到100倍的頻寬(bandwidth)，這部分更跟晶圓端的台積電「有許多合作」。
據了解，2022年3月的美國光纖通訊博覽會(OFC)論壇中，已經有矽光子先進封裝晶片樣品展示，預計2022年下半將進入小量生產，只要是矽光領域的一級玩家，日月光集團都有合作開發案進行中。
光學共同封裝(CPO)除了台積電2021年提出的COUPE先進封裝外，事實上，OSAT廠包括日月光投控旗下日月光半導體與矽品，都在先進封裝平台如VIPack中列入CPO技術。
洪志斌表示，矽光子會是新趨勢，可望有10倍甚至100倍的頻寬，光通訊將讓大頻寬實現速度加快。以往的方式，主要是在高效能處理器(Processor)與矽光子模組之間，從PCB板外面去連結，中間路徑要串聯太多東西，造成過多的訊號耗損與能耗。
現在的CPO光學共同封裝，可以直接連結到封裝上，甚至到晶片上。細部來看，也包括可以共同封裝在IC載板(substrate)上，也可以是在矽中介層(Interposer)上，也有在Chip上。
洪志斌坦言，這個領域，其實跟台積電有很多合作，台積電從晶圓端、日月光從封裝端著墨。CPO共同封裝的進展，就是一個把矽光模組與主晶片「越放越近」的過程，隨著矽光子先進封裝的技術發展，可以更降低耗損、更省電，不用透過電訊號的連節，直接變成光通訊。
據了解，國際知名網通、HPC晶片大廠無不積極在矽光子領域鴨子划水，包括NVIDIA、超微(AMD)/XilinX、博通(Broadcom)、Marvell、IBM等，更包括曾經力拱「矽光計畫」的英特爾(Intel)。而在2022年3月的OFC論壇，已經有採用矽光子先進封裝的樣品展示。
洪志斌表示，2022年半導體先進封裝、異質整合技術領域，有個新的進展。應用端當然是朝向HPC、車用電子領域發展。而3~5年前在談論的異質整合(Heterogeneous Integration)，泰半聚焦於不同半導體製程節點間的整合，如混合40/28/7/5奈米等。
這其實從「系統端」角度來看，基本上還是可以視作同質整合(homogeneous Integration)。由於初期概念的異質整合與同質整合英文縮寫都是HI，是故，今年半導體先進封裝技術領域持續討論的是，更為「系統面」的異質整合。
洪志斌說明，現在愈來愈多從不同的模組需求竄升，包括功率(Power)、射頻(RF)需求，這樣應用的需求，從「系統端」看進來，更大範疇的異質整合是整合不同的wafer。
例如矽(Si)基半導體加入第三類半導體如氮化鎵(GaN)、碳化矽(SiC)等也，可以加入更多樣的被動元件組合，包括電容、電感，甚至是天線，異質整合的概念其實是越來越廣的。
洪志斌表示，以系統級角度來看，異質整合概念相對更多樣且廣泛，預計這樣子的先進封裝趨勢，會在這幾年陸續發酵。
台積電、英特爾(Intel)、三星電子(Samsung Electronics)等半導體龍頭大廠除了競逐摩爾定律2D製程微縮，近期持續挺進2奈米等先進製程外，走向3D小晶片(Chiplet)、異質整合的先進封裝技術發展同樣馬不停蹄。
熟悉先進封測供應鏈業者透露，矽光子(SiPh)晶片與CMOS製程透過光學共同封裝(CPO)技術整合，可以連結多組由CoWoS 2.5D IC封裝的頂級GPU，結合光通道傳輸的低延遲優勢，並且透過緊密的先進封裝技術如台積電「COUPE」(緊湊型通用矽光子引擎)，大幅降低訊號損耗，甚至將能夠把多顆AI GPU「合體」成一整組超大型GPU。傳出該研發計畫由AI晶片巨頭NVIDIA領跑，台積電COUPE先進封裝技術大助攻，將持續醞釀數年，等候矽光子生態環境的成熟，
熟悉先進封測業者坦言，英特爾雖然多年發展「矽光計畫」，對於台積電來說，也是許多半導體業界檯面上的代表人物如蔣尚義、余振華，甚至是台積電董事長劉德音都曾經在半導體從業生涯中，於矽光領域有所參與，惟因矽光子晶片發展多半停留在金字塔頂端，是故這十多年來討論熱度雖高，但真正商品化量產進入市場，還有待整體生態環境更為成熟。
英特爾先前的矽光計畫，主要把內含化合物半導體元件的雷射光源模組一併整合，如台灣的磊晶片廠聯亞光電甚早就開始著墨。不過，熟悉先進封測高層近期坦言，台積電COUPE與潛力客戶群洽談的先進封裝模式，傾向僅保留「光通道」，雷射光源收發部分則放置於外部。
這樣的架構明顯有較高的良率，也可以避開英特爾矽光計畫的專利，配合台積電在HPC先進封裝領域十年有成的CoWoS等技術，更可說是把高效運算(HPC)與頂級網通交換器(Networking Switch)晶片以異質整合「COUPE+CoWoS」的方式集大成。
熟悉先進封測業者坦言，透過COUPE等共同光學封裝技術整合，多組頂規AI GPU更可以「合體」成一整組超大型GPU晶片，在運作上可視為1顆GPU，也不需要跟隨英特爾高難度的整合方式，由於英特爾把雷射光源也一併整合進來，就得再多考慮化合物半導體的雷射晶片等，而以台積電的先進封裝技術，某方面來說也提供客戶較好的彈性。
觀察台積電既有先進封裝客戶群，事實上，除了NVIDIA外，包括頻頻申請矽光子專利的超微(AMD)/賽靈思(XilinX)、還包括了如博通(Broadcom)、思科(Cisco)、Marvell等大咖，半導體晶圓廠則有英特爾、格芯(GlobalFoundries)等盤據。
甚至業界也傳出，其實當初蔣尚義在企圖追趕英特爾2007年提出的「矽光計畫」時，就曾與Luxtera(併入Cisco)洽談合作，但傳出當時晶片業者認為CoWoS等相關技術成本過高，有意尋求專業封測代工廠(OSAT)的合作。
從近期OSAT龍頭包括日月光投控與旗下矽品的先進封裝技術平台來看，光學共同封裝(CPO)也一再被提及，成為先進封裝代表性技術之一，唯獨OSAT業者坦言，目前這還是一塊非常頂級的金字塔頂端市場。
儘管如是，市調機構如Yole估計，矽光子模組市場將從2018年的約4.55億美元，成長到2024年約40億美元，這樣的年複合成長率達44.5%，甚至其餘市調機構看好CAGR超過50%也預測也大有人在，畢竟，隨著頂級資料中心、AI晶片、超級電腦對於算力、效能、高速傳輸的升級渴求，未曾停歇。
台積電、日月光等相關業者發言體系，強調不對供應鏈說法等做出公開評論。
這帶來了對更快速資料網路與裝置介面速度的劇烈需求；更高的資料傳輸速度讓資料介面對能源的需求增加，對資料傳輸延遲性的敏感度也更高。而因為資料中心網路交換器與其他設備需要降低功耗、提升頻寬密度，資料網路產業正轉向採用共同封裝光學元件(co-packaged optics，CPO)。本文將概述資料中心所使用的銅線與光學互連歷史，以及目前互連解決方案遭遇的極限，還有共同封裝光學元件的未來發展前景。
從銅線到光纖電纜
在連網應用中，銅因為具備高傳導性、廉價，以及延展性、耐熱性而佔據主導地位；基於這些理由，銅線一直被應用於資料網路，甚至是資料中心之間與都會區周邊的長距離傳輸。然而，隨著網路速度提升，在長距離銅線上可靠地傳輸驅動訊號的功率與頻寬需求也隨之增加，為此工程師們開始尋找更高效率的材料。於是在1990年代，長距離網路傳輸從銅線轉向採用光纖電纜，因為光纖能提供更低損耗的傳輸、更高頻寬，以及更低的能源需求。
光纖不只帶來以上優勢，隨著各種新技術導入，也讓網路基礎架構能更方便升級；這是因為光纖電纜利用可插拔光學模組，包括可用於雙向轉換光學訊號與電訊號的光學引擎(optical engine，OE)[Optical/Electric更直觀]。這些可插拔模組提供了一種簡單、靈活的連結光線電纜與連網設備方法，只要把它們插進安裝在印刷電路板(PCB)上以及網路設備前面板的連接器。這類模組利用了模組與連網設備交換器/路由器ASIC之間的電氣介面。
而隨著資料網路速度持續提升至超過400Gbps，光纖本身已經無法滿足需求；甚至是從接近PCB中央的交換器ASIC，到網路設備前面板可插拔模組之間相對較短的距離，也必須要更大功率來驅動電子訊號。這成為越來越嚴重的問題，也是共同封裝光學元件可派上用場的地方。
熟悉先進封測供應鏈業者透露，矽光子(SiPh)晶片與CMOS製程透過光學共同封裝(CPO)技術整合，可以連結多組由CoWoS 2.5D IC封裝的頂級GPU，結合光通道傳輸的低延遲優勢，並且透過緊密的先進封裝技術如台積電「COUPE」(緊湊型通用矽光子引擎)，大幅降低訊號損耗，甚至將能夠把多顆AI GPU「合體」成一整組超大型GPU。傳出該研發計畫由AI晶片巨頭NVIDIA領跑，台積電COUPE先進封裝技術大助攻，將持續醞釀數年，等候矽光子生態環境的成熟，
熟悉先進封測業者坦言，英特爾雖然多年發展「矽光計畫」，對於台積電來說，也是許多半導體業界檯面上的代表人物如蔣尚義、余振華，甚至是台積電董事長劉德音都曾經在半導體從業生涯中，於矽光領域有所參與，惟因矽光子晶片發展多半停留在金字塔頂端，是故這十多年來討論熱度雖高，但真正商品化量產進入市場，還有待整體生態環境更為成熟。
英特爾先前的矽光計畫，主要把內含化合物半導體元件的雷射光源模組一併整合，如台灣的磊晶片廠聯亞光電甚早就開始著墨。不過，熟悉先進封測高層近期坦言，台積電COUPE與潛力客戶群洽談的先進封裝模式，傾向僅保留「光通道」，雷射光源收發部分則放置於外部。
這樣的架構明顯有較高的良率，也可以避開英特爾矽光計畫的專利，配合台積電在HPC先進封裝領域十年有成的CoWoS等技術，更可說是把高效運算(HPC)與頂級網通交換器(Networking Switch)晶片以異質整合「COUPE+CoWoS」的方式集大成。
熟悉先進封測業者坦言，透過COUPE等共同光學封裝技術整合，多組頂規AI GPU更可以「合體」成一整組超大型GPU晶片，在運作上可視為1顆GPU，也不需要跟隨英特爾高難度的整合方式，由於英特爾把雷射光源也一併整合進來，就得再多考慮化合物半導體的雷射晶片等，而以台積電的先進封裝技術，某方面來說也提供客戶較好的彈性。
觀察台積電既有先進封裝客戶群，事實上，除了NVIDIA外，包括頻頻申請矽光子專利的超微(AMD)/賽靈思(XilinX)、還包括了如博通(Broadcom)、思科(Cisco)、Marvell等大咖，半導體晶圓廠則有英特爾、格芯(GlobalFoundries)等盤據。
甚至業界也傳出，其實當初蔣尚義在企圖追趕英特爾2007年提出的「矽光計畫」時，就曾與Luxtera(併入Cisco)洽談合作，但傳出當時晶片業者認為CoWoS等相關技術成本過高，有意尋求專業封測代工廠(OSAT)的合作。
從近期OSAT龍頭包括日月光投控與旗下矽品的先進封裝技術平台來看，光學共同封裝(CPO)也一再被提及，成為先進封裝代表性技術之一，唯獨OSAT業者坦言，目前這還是一塊非常頂級的金字塔頂端市場。
儘管如是，市調機構如Yole估計，矽光子模組市場將從2018年的約4.55億美元，成長到2024年約40億美元，這樣的年複合成長率達44.5%，甚至其餘市調機構看好CAGR超過50%也預測也大有人在，畢竟，隨著頂級資料中心、AI晶片、超級電腦對於算力、效能、高速傳輸的升級渴求，未曾停歇。
台積電、日月光等相關業者發言體系，強調不對供應鏈說法等做出公開評論。
[1][20220808]資料中心高速傳輸需求推動CPO技術熱潮
開一場Zoom線上會議，每小時會使用到810MB~2.4GB的資料頻寬嗎？為增加你在家工作「生產力」而播放的音樂清單中，每首約3分鐘的曲子使用2MB+左右資料頻寬，也就是一個小時約40MB；還有你在家庭劇院透過Netflix平台串流播放的HD高解析度影片，大約佔據6GB資料頻寬，所有這些資料流量都要加在一起…而在過去幾年，被產生出來的資料量、被傳輸與被分析的資料量迅速增加(並因為新冠疫情期間有越來越多在家工作、學習的情況而加劇)。這帶來了對更快速資料網路與裝置介面速度的劇烈需求；更高的資料傳輸速度讓資料介面對能源的需求增加，對資料傳輸延遲性的敏感度也更高。而因為資料中心網路交換器與其他設備需要降低功耗、提升頻寬密度，資料網路產業正轉向採用共同封裝光學元件(co-packaged optics，CPO)。本文將概述資料中心所使用的銅線與光學互連歷史，以及目前互連解決方案遭遇的極限，還有共同封裝光學元件的未來發展前景。
從銅線到光纖電纜
在連網應用中，銅因為具備高傳導性、廉價，以及延展性、耐熱性而佔據主導地位；基於這些理由，銅線一直被應用於資料網路，甚至是資料中心之間與都會區周邊的長距離傳輸。然而，隨著網路速度提升，在長距離銅線上可靠地傳輸驅動訊號的功率與頻寬需求也隨之增加，為此工程師們開始尋找更高效率的材料。於是在1990年代，長距離網路傳輸從銅線轉向採用光纖電纜，因為光纖能提供更低損耗的傳輸、更高頻寬，以及更低的能源需求。
光纖不只帶來以上優勢，隨著各種新技術導入，也讓網路基礎架構能更方便升級；這是因為光纖電纜利用可插拔光學模組，包括可用於雙向轉換光學訊號與電訊號的光學引擎(optical engine，OE)[Optical/Electric更直觀]。這些可插拔模組提供了一種簡單、靈活的連結光線電纜與連網設備方法，只要把它們插進安裝在印刷電路板(PCB)上以及網路設備前面板的連接器。這類模組利用了模組與連網設備交換器/路由器ASIC之間的電氣介面。
而隨著資料網路速度持續提升至超過400Gbps，光纖本身已經無法滿足需求；甚至是從接近PCB中央的交換器ASIC，到網路設備前面板可插拔模組之間相對較短的距離，也必須要更大功率來驅動電子訊號。這成為越來越嚴重的問題，也是共同封裝光學元件可派上用場的地方。
什麼是共同封裝光學元件？
了解電-光轉換需要用電氣PHY重定時(retime)輸入的電訊號以及光學元件—例如雷射、調變器(modulator)與光電二極體(photodiodes) —以驅動光學訊號，是有幫助的。這些功能通常實現於不同的IC封裝元件並整合於PCB上，如圖1所示。
超大規模資料中心應用正在推動此新一波CPO設計浪潮，透過提供一種在提升頻寬容量同時維持機架單位(rack unit)功率恆定的方法，來因應所謂的「功耗牆」(power wall)與面板密度限制問題。
實現CPO的廣泛採用需要什麼？
儘管以上提到的所有應用前景看好，在產業界於資料中心廣泛採用CPO之前，仍有數個有待克服的障礙。舉例來說，因為CPO需要矽晶片靠近矽光子(photonics)，傳統的面板可插拔光學元件設計規則就不再適用，當前三大廣泛CPO應用—乙太網路交換器、機器學習與解構式網路(disaggregation) —需要的設計權衡與可維護性(serviceability)考量完全不同，產業專家仍在爭論應該要採用哪些設計規則與介面規格。
成本是另一個具挑戰性的因素，CPO的價格需要降低到能與預計2024年可達每Gb成本0.6美元的400G-DR4規格光學元件相互競爭。不過可以放心的是，因為CPO不需要使用重定時器以及時脈資料回復(clock-and-data-recovery，CDR)晶片，也不需要昂貴的超低損耗PCB材料與外殼硬體，可望節省大量成本。
而雖然有這些障礙，顯然CPO是邁向整合光-電資料介面的重要一步。目前產業組織如Co-Packaged Optics Collaboration以及Optical Interconnect Forum (OIF)正扮演主導角色，彙整協調包括新思科技(Synopsys)在內的產業領導廠商意見，以定義CPO規格並推動其他工作，像是：電子與光學元件之間的通道標準化讓電子與光學元件能更有效、可靠通訊的介面標準化用於開發並驗證電子與光子IC的設計工具
新思科技可提供的OptoCompiler是一種支援電子與光子IC設計、佈線、模擬與驗證的整合式平台，能讓設計工程師繪製設計電路圖，並選擇領域特定(domain-specific)電路模擬器與DesignWare IP，分析電子/光學介面通道與CDR的性能。隨著上述標準不斷演進以及對CPO的需求提升，新思科技也會持續更新工具與IP，協助客戶高效率地轉移至CPO以及所有透過單封裝電-光整合解決方案可實現的創新。
了解電-光轉換需要用電氣PHY重定時(retime)輸入的電訊號以及光學元件—例如雷射、調變器(modulator)與光電二極體(photodiodes) —以驅動光學訊號，是有幫助的。這些功能通常實現於不同的IC封裝元件並整合於PCB上，如圖1所示。
圖1：電-光轉換所需的功能元件。
而今日的先進技術提供了前所未有的小型化，使得在單一封裝中整合電子與光學元件成為可能，也實際可行；這種在單封裝中整合了電子與光電裸晶的解決方案，就叫做共同封裝光學元件，如圖2所示。
圖2：CPO就是在單封裝中整合電-光轉換所需電子與光學元件的解決方案。
未來新一代交換器ASIC需要達到51.2 TBps或更高速率，以支援800Gb等級甚至1.6Tb等級乙太網路；這些應用就需要CPO，讓資料能透過光來傳輸到交換器ASIC封裝。這能將光學引擎到交換器ASIC之間的電氣介面長度縮短到只有數毫米(millimeter)，此外也能因應減少能源使用、以及降低從電訊號提取時脈與資料而導致的延遲的需求。超大規模資料中心應用正在推動此新一波CPO設計浪潮，透過提供一種在提升頻寬容量同時維持機架單位(rack unit)功率恆定的方法，來因應所謂的「功耗牆」(power wall)與面板密度限制問題。
實現CPO的廣泛採用需要什麼？
儘管以上提到的所有應用前景看好，在產業界於資料中心廣泛採用CPO之前，仍有數個有待克服的障礙。舉例來說，因為CPO需要矽晶片靠近矽光子(photonics)，傳統的面板可插拔光學元件設計規則就不再適用，當前三大廣泛CPO應用—乙太網路交換器、機器學習與解構式網路(disaggregation) —需要的設計權衡與可維護性(serviceability)考量完全不同，產業專家仍在爭論應該要採用哪些設計規則與介面規格。
成本是另一個具挑戰性的因素，CPO的價格需要降低到能與預計2024年可達每Gb成本0.6美元的400G-DR4規格光學元件相互競爭。不過可以放心的是，因為CPO不需要使用重定時器以及時脈資料回復(clock-and-data-recovery，CDR)晶片，也不需要昂貴的超低損耗PCB材料與外殼硬體，可望節省大量成本。
而雖然有這些障礙，顯然CPO是邁向整合光-電資料介面的重要一步。目前產業組織如Co-Packaged Optics Collaboration以及Optical Interconnect Forum (OIF)正扮演主導角色，彙整協調包括新思科技(Synopsys)在內的產業領導廠商意見，以定義CPO規格並推動其他工作，像是：電子與光學元件之間的通道標準化讓電子與光學元件能更有效、可靠通訊的介面標準化用於開發並驗證電子與光子IC的設計工具
新思科技可提供的OptoCompiler是一種支援電子與光子IC設計、佈線、模擬與驗證的整合式平台，能讓設計工程師繪製設計電路圖，並選擇領域特定(domain-specific)電路模擬器與DesignWare IP，分析電子/光學介面通道與CDR的性能。隨著上述標準不斷演進以及對CPO的需求提升，新思科技也會持續更新工具與IP，協助客戶高效率地轉移至CPO以及所有透過單封裝電-光整合解決方案可實現的創新。
沒有留言:
張貼留言