[20230922] Intel 與台積電合作UCIe Chiplet
Intel展示世界第一個UCIe連接的Chiplet（小晶片）處理器，此晶片匯聚Intel與TSMC技術，分別將使用Intel 3，以及TSMC N3E的Synopsys（新思科技）UCIe IP的兩個小晶片，透過Intel的EMIB先進封裝進行連接。
UCIe聯盟的台廠包括台積電、日月光、矽品、華邦電，而IP公司則有世芯、創意、愛普、聯發科等，均致力推動 Chiplet介面規範標準化。IC設計挑戰其中之一就是成本，若從頭開始開發晶片成本將非常高，若能使用Chiplet則可大幅降低成本、搶攻市占。Chiplet先進封裝涉及不同次產業，生態系統龐大，台廠挾上下游供應鏈完整之優勢，率先卡位次世代技術，無論是源頭IP、IC設計乃至下游晶圓製造，在不久的未來，不同製程、IP的晶片融合在同一個封裝內，將會變得司空見慣。
於 2022年3月成立UCIe聯盟，由英特爾推動，匯集台廠台積電、日月光在內的十家國際級公司，UCIe聯盟成員已達120家以上。目前已更新至UCIe 1.1版本，已涵蓋2D、2.5D(EMIB、CoWoS、FOCoS)封裝架構標準，3D封裝則尚未推出。目前英特爾Sapphire Rapids和新發布的Meteor Lake處理器都採用小晶片設計，但仍使用英特爾專有介面和通訊協議；不過，英特爾將在下一代Arrow Lake處理器之後，開始採用UCIe介面[4]。
3D Chiplet導致台積電與Intel雙方合作，但是值得注意的是雙方合作的機制方式為何？因為Synopsys為兩方之橋梁，雙方是間接合作。另外UCIe聯盟推廣的Chiplet機制，主要影響力為何呢？為什麼IC設計業者也會想要參與呢？這確實是有趣的題目。推估是否會是在其中會有任何合作機會呢？這是算新趨勢研究。
第三：鴻海在封裝部分，除12吋晶圓廠等的推進外，直接和間接營運2座8吋晶圓廠以及2座封裝測試廠，在後段封測領域，已有SiP量產實績的訊芯-KY(拿到英特爾雲端業務訂單、蘋果眼鏡封裝業務)與山東青島新核芯。 [20221213]
1947年發明的電晶體至今已走過75年，過去數十年來人們不斷透過微縮電晶體來降低功耗，透過創新繼續推動半導體產業向前發展。以下為IEEE Spectrum精選的2022年半導體動態：
1、未來10年的電晶體
無論平面電晶體、FinFET和RibbonFET電晶體，都是使用由n型（NMOS）和p型（PMOS）電晶體組成的CMOS技術，也成為所有邏輯電路的基礎。這種互補場效電晶體將是延伸摩爾定律至下個10年關鍵。
2、高良率且廉價的塑料處理器
Arm和PragmatIC公司在2021年宣布開發PlasticArm原型機，將56,000個以上的半導體元件整合到一個柔性且便宜的微晶片中。但即使最簡單的微控制器，其複雜的設計也不適合以塑料進行量產。
為了解決塑料晶片設計的特殊性，美國伊利諾大學和英國的工程師開發出一種可以量產的簡單架構，成本不到1美分。
3、單晶片處理器能力已達極限
單晶片的PC或伺服器CPU概念即將成為歷史。2022年蘋果（Apple）揭露Mac Studio使用的M1 Ultra晶片，使用先進封裝技術將2個晶片合而為一。NVIDIA的Grace CPU處理器也採用類似技術。
設計人員正逐漸放棄大晶片的想法，因為晶片已達到尺寸限制，無法再擴大。將2個小晶片互連不僅可增加1倍電晶體數量，還不用移向更先進的晶片製程。
4、全球晶片短缺
2020年和2021年的晶片嚴重缺貨問題，一直延續到了2022年，各種供應鏈仍十分脆弱。美國政府官員試圖通過一些重大的製造法案來解決缺貨問題。
5、系統技術偕同最佳化（System Technology Co-optimization；STCO）
英特爾技術開發總經理Ann B. Kelleher認為，摩爾定律將依賴所謂的STCO發展概念來延續微縮技術發展之路。這是一種由外而內的發展方式，從產品需要支援的工作負載及軟體開始，深入到系統架構，然後決定封裝中必須使用哪種類型的矽以及半導體製程。
Kelleher舉Aurora超級電腦使用的Ponte Vecchio加速器做為範例，它是由47 個小晶片組成，使用2.5D封裝技術和3D堆疊，將不同製程的晶片整合在一起。
6、3D晶片技術顛覆運算
3D晶片封裝在2022年開始蔚為潮流，至少高階邏輯領域如此。AI超級電腦新創Graphcore與使用台積電的3D晶片堆疊技術來改善晶片的功率流動，將訓練神經網路的速度提高40%。超微（AMD）也使用不同的台積電3D晶片堆疊技術增加運算小晶片的記憶體。英特爾也透過自家晶片封裝技術為Ponte Vecchio打造一個47晶片組的運算怪物。
7、美國通過晶片法案推動半導體製造
晶片製造業被視為經濟和軍事安全的關鍵。美國通過總經費2,800億美元的《晶片與科學法案》（Chips and Science Act），其中520億美元資金將用於興建或擴建晶圓廠或晶片製造設備設施。
8、聲學拓樸電晶體
科學家們一直在研究基於拓撲材料的電子元件，這種材料可以保護電流不受干擾。哈佛大學的科學家們已發明並模擬了第一個聲學拓撲電晶體，使用聲波而非電子進行操作。
9、RISC-V架構AI晶片日益普及
2022年，開源指令集架構RISC-V開始快速滲入機器學習市場，從Esperanto AI等針對伺服器的新創，到耐能智慧（Kneron）這類針對邊緣運算的新創已推出RISC-V架構晶片。
10、3D快閃記憶體晶片突破200層
美光（Micron Technology）率先推出232層NAND快閃記憶體晶片，SK海力士也表示其238層TLC產品的樣品已送出，將於2023年全面量產。
[2][20221213]鴻海有意打小晶片牌？ 封測業界坦言有三挑戰
半導體業界資深大咖蔣尚義加入鴻海集團，擔任半導體策略長讓各界眼睛一亮。蔣尚義曾任台積電營運長，且多次任職於中國晶圓代工龍頭中芯國際，在晶圓代工端具有深厚經驗，並且為提出小晶片（Chiplet）概念先進封裝技術的先驅之一。
外界對於蔣尚義加入鴻海半導體事業部門後，有各方推測與想像，甚至也有市場推論，蔣尚義將助攻鴻海集團進軍協助摩爾定律延壽的「先進封裝」與「異質整合」技術。對於蔣尚義能否在擔任鴻海半導體策略長後，立即打出「小晶片牌」，在技術實務上，恐怕有三大挑戰待克服。
挑戰一：先進封裝綁定的Wafer-Level技術天險
台積電的3D Fabric平台可說是「晶圓級」先進封裝的第一把交椅，與IDM龍頭的英特爾（Intel）分庭抗禮，且在專業代工領域，成功殺出一片天。
最著名的就是台積電卓越科技院士余振華等人推動，助攻台積獨拿iPhone應用處理器（AP）的整合型晶圓級扇出封裝（InFO），以及量產10年以上，廣獲高效運算（HPC）鑽石級客戶包括NVIDIA、超微（AMD）/賽靈思（XilinX）、博通（Broadcom）等好評的2.5D IC封裝CoWoS技術，可異質整合高頻寬記憶體（HBM）。
業者坦言，台積電3D Fabric的成功，很大一部分是植基於晶圓級製程的紮實基礎與領先程度，先進封裝主要也是助攻即將面臨物理極限的摩爾定律，在2D的製程微縮與3D晶圓堆疊的方向並進。
因此，不管是英特爾或是台積電的小晶片概念，逐步走向了晶圓同質、異質整合的3D堆疊（3D Stack）IC封裝，這建立在能夠掌握先進製程的前提下。
挑戰二：成熟製程採小晶片有成本挑戰 28奈米成分水嶺
先進封裝業者表示，28奈米將是一個明顯的分水嶺，以一般邏輯運算晶片來看，28奈米以上的成熟製程其實沒有太多採用小晶片先進封裝的必要性，若是在28奈米以上的成熟製程晶圓領域，反而不見得有成本競爭力。
先進封裝有很重要的一部分是「堆疊」（疊Die），舉凡如CoWoS封裝的矽穿孔（TSV）技術、2.5D矽中介層（Si interposer）、有機中介層等，甚至是Hybrid Bonding的3D SoIC等。
這些為應用於頂規HPC晶片先進封裝的技術，也伴隨需要採用先進製程製造的晶片。而晶圓級堆疊技術的成本不斐，若用不那麼先進的wafer來進行先進封裝，確實在成本上面臨考驗。
再從專業OSAT廠如日月光投控與旗下矽品的角度來看，晶圓級先進封裝通常是台積電的強項，一方面因為台積電的規模與投資金額龐大，這類高階3D封裝如SoIC等技術，確實需要許多資源奧援。
另一方面，HPC晶片大客戶也會審慎考量「風險控管」與「責任歸屬」。由於如5奈米，甚至是後續的3奈米、2奈米等晶圓製造成本不斐，一片晶圓要價數萬美元並非難事，若委託OSAT廠僅進行封裝段，若晶片出現問題，則難以劃分責任。
與其如此，客戶端不如直接擁抱台積電的先進製程綁定先進封裝一條龍生產，雖然要價通常相對昂貴，但這就是合理的風險控管。
因此如AI晶片龍頭NVIDIA，頂規HPC晶片幾乎都是台積電統包，超微雖然也有部分頂級HPC於專業封測代工廠（OSAT）進行先進封裝，惟每一世代產品在尋求供應鏈奧援時，台積電的一條龍服務仍是相對有吸引力。
先進封裝業者指出，TSV技術門檻相對沒那麼高，大概是CMOS影像感測（CIS），如Sony等一線大廠確實有用這樣的技術生產CIS元件，鴻海集團後續會否也投入CIS的生產，倒是值得觀察。
如鴻海體系與泛國巨體系多有合作，國巨體系的同欣電握有手機CIS晶圓重組（RW）、車用CIS BGA封裝等量產經驗，CIS也是ADAS、自駕功能所必須的感測元件，配合雙方合資的國創半導體進攻功率元件小IC，加上背後有鴻海體系撐腰的顯示驅動IC（DDI）設計業者天鈺、MOSFET晶片業者富鼎等，確實正有一張「半導體大藍圖」的輪廓，有蔣尚義等資深大咖加持自然更添筆墨。
挑戰三：矽光子先進封裝潛力受矚 仍難避開先進製程
鴻海集團多方布局半導體，除12吋晶圓廠等的推進外，在後段封測領域，已有系統級封裝（SiP）量產實績的訊芯與山東青島新核芯受到各界關注。
20210721鴻海投資青島新核芯科技 封測設備10月試產
訊芯董事長徐文一11月時揭露，除手機射頻（RF）、功率放大器（PA）模組的SiP外，已經奪下多家美系、中系大廠客戶訂單的光收發模組封裝業務，正持續蓬勃起飛中，預期越南河內廠、北江新廠將成為美系客戶主要生產據點，既有廣東中山廠則服務中系客戶。
徐文一也表示，共同光學封裝（CPO）將是未來的發展方向之一，更會邁入矽光子（SiPh）先進封裝領域。
值得注意的是，多年前蔣尚義仍在台積電任職時，也曾一度著墨於矽光子先進封裝，原本預計採用CoWoS等先進封裝技術切入客戶供應鏈，但最初因客戶端希望多與OAST多方比較成本，在蔣尚義仍於台積電的時代，矽光子先進封裝並未有太多明確進展。
熟悉先進封測業者指出，矽光子先進封裝的異質整合過程中，還是得搭載一顆控制、運算用的高階處理器，這顆處理器以現在的半導體發展態勢來看，「至少需要7奈米」，也仍難避開先進製程。
OSAT龍頭日月光投控也透露，在矽光子先進封裝領域跟台積電有許多合作，鴻海集團在半導體前段製程的技術差距，後續要怎麼跟其他業者合作，還有待觀察。
業界估鴻海「技術牌」待觀察 「人望牌」先出招
台系OSAT高層透露，觀察鴻海集團近期對於「未來車」與車用半導體的擘劃大計，先行依賴蔣尚義在業界深厚經驗的「人望牌」，進一步回頭強化既有半導體製程基礎，倒也確實是中肯的方向。
OSAT業者表示，多數車用晶片並不需要先進封裝，反而是傳統打線封裝等應用的範疇較廣，唯一可能需要高運算能力的是行車電腦晶片，隨著未來車愈來愈高智慧化，導入更多複雜功能，往AI靠攏，或許這部分的發展可以觀察。
熟悉半導體業界人士也坦言，其實蔣尚義是「閒不下來」的業界前輩，針對半導體先進技術的發展，不管是投資研發等布局，至少都是需要2~3年以上，必須一步一腳印的深厚基本功才行。
不管是台積電、英特爾、三星電子（Samsung Electronucs）甚至日月光集團，都經過了相當時間的醞釀，才在晶圓級或是植基於載板（Substrate）封裝的高階技術，得到一線客戶的肯定。
除NVIDIA、超微等美系GPU龍頭，以手機晶片為主力的聯發科，先前市場上傳出有意追隨蘋果採用扇出型封裝（Fan-out），甚至包括HPC晶片都有意擁抱2.5D IC封裝技術，但內部人士也透露，希望尋求「最有量產經驗」的供應商奧援。
在追求算力大戰的頂規HPC領域，成本可能不是考量，不過若在車用半導體領域，穩定、良率、安全性可能是優先依歸。
是故，業界普遍預期，蔣尚義在協助鴻海集團整體推動半導體布局與構建大藍圖方面，將有一定的影響力，但是否快速進入先進封裝、3D Chiplet等高階技術層次，還有待一段不算短的時間醞釀。
[1][20220530] 中國小晶片技術聲量漲 真能解決先進製程困境？蔡靜珊／綜合報導
中國小晶片技術聲量漲 真能解決先進製程困境？ (digitimes.com.tw)
在美國意圖削弱中國半導體供應鏈實力的背景下，作為中國重要晶片製造聚落的江蘇省，將於6月舉辦線上研討會，旨在鼓勵外國半導體企業與中國本土業者進行合作。此外，被視為先進製造技術落後外國的可能解方，小晶片技術在中國業界專家間的討論度愈來愈高。
近幾個月以來，因應疫情爆發採取的封控措施，導致江蘇、上海一帶製造業產線受到嚴重影響。天風證券觀察，產出情況不穩定，導致許多當地業者失去海外訂單；估計高達40%半導體企業正考慮將產能移往台日韓或東南亞地區。
此外，BBC報導，日前美國總統拜登(Joe Biden)到訪日本東京，正式宣布啟動印太經濟框架(IPEF)，首批成員國共13個。美國官員表示，這是為印太國家提供面對關鍵問題時與中國不同的方法，以及獨立於中國的安排。
中國憂心，美國此舉是在削弱中國在半導體等全球重要產業供應鏈中的角色。據傳，SK海力士(SK Hynix)曾在美國壓力下擱置無錫擴廠計畫，無錫因此失去一次發展先進製造的機會。為抵抗美國限制先進晶片技術出口中國的壓力，除了如同江蘇舉辦活動吸引國內外投資者，自主技術發展也成為中國半導體產業的重要前進方向。
持續受到美國制裁的華為，先前透露希望利用面積與堆疊技術換效能，以成熟製程來保障產品競爭力，也曾申請過與矽穿孔(TSV)垂直互連技術相關的專利。
許多研究者也開始寄希望於小晶片技術，相信能幫助中國達成半導體製造自給自足的目標。例如，中國計算機互連技術聯盟(CCITA)秘書長郝沁汾明確表示，中國可以利用28奈米晶片結合小晶片技術，生產出效能與功能性上接近16奈米甚至7奈米先進製程晶片的產品。
但是，加拿大技術分析與IP服務機構TechInsights質疑，小晶片概念之所以在中國業界風行，是因為中國相對擅長封裝，但小晶片作為封裝技術，並無法獨力解決中國先進製造的困境。北京清華大學集成電路學院教授魏少軍也指出，小晶片只能補足而無法取代先進製造技術。
全球多國半導體業者在3月初宣布成立的UCIe產業聯盟，旨在發展小晶片技術相關的業界標準，但迄今並無中國業者加入。而在聯合多家企業、中國電子技術標準化研究院、科研院所經10個月的努力下，CCITA也於3月底宣布完成《小芯片接口總線技術》等標準草案的制定。
[2][20200526]小晶片時代來了！
https://twgreatdaily.com/bkrOUHIBd4Bm1__Ywo9l.html
小晶片的三大價值：開發快、成本低、功能多
美國國防部高級研究計劃局（DAPRA）則在2017年8月啟動 「通用異構集成及IP復用策略（CHIPS）」項目，這是DAPRA總投資15億美元的「電子復興計劃（ERI）」中的一部分，意在 促成一個兼容、模塊化、可重複利用的小晶片生態系統。
CoWoS(Chip on Wafer on Substrate)是一種整合生產技術，先將半導體晶片透過Chip on Wafer(CoW)的封裝製程連接至矽晶圓，再把此CoW晶片與基板連結，整合而成CoW-on-Substrate。
CoWoS是台積電致力發展2.5D/3D IC一條龍製程，公司要提供全套服務，包括下游封裝測試。整套流程包括，整合晶圓鍵合(Wafer Bonding)、薄晶圓(Wafer Thinning)、晶片基板鍵合(Chip on Substrate)及晶片封測等技術，將各種邏輯和記憶體晶片精準疊合。
2022年3D晶片最關鍵的指標：塑料晶片、先進封裝將晶片合而為一、聲學拓樸電晶體
在2021年時Arm和PragmatIC開發PlasticArm高良率且廉價的塑料處理器。為了解決「塑料晶片」設計的特殊性，美國伊利諾大學和英國工程師開發一種可量產的簡單架構，成本不到1美分[3]。
另外一項重點是由於單晶片處理器能力已達極限，單晶片的PC或伺服器CPU概念即將成為歷史。2022年時Apple Mac Studio使用M1 Ultra晶片，其「先進封裝技術」將2個晶片合而為一；NVIDIA的Grace CPU處理器也採用類似技術。設計人員正逐漸放棄大晶片的想法，因為晶片已達到尺寸限制，無法再擴大。將2個小晶片互連不僅可增加1倍電晶體數量，還不用移向更先進的晶片製程。其中，英特爾推出AIB作為chiplet架構的免版稅die-to-die接口標準。
再者，聲學拓樸電晶體是科學家研究基於「拓撲」材料的電子元件，這種材料可保護電流不受干擾。哈佛大學的科學家已發明並模擬了第一個聲學拓撲電晶體，使用「聲波」而非「電子」進行操作。 [20230119]
鴻海進軍Chiplet，半導體三大布局：泛國巨合作、半導體元件、封裝
鴻海有意進軍小晶片Chiplet，展開半導體全面布局[2]。這挑戰不小，但是這也是請前台積電營運長蔣尚義的主要目的。整體看來鴻海有三大布局：
第一：鴻海與泛國巨體系多有合作，國巨體系的同欣電握有手機CIS RW、車用CIS BGA封裝等量產經驗，皆可支援鴻海的自動車CIS所需。
第二：鴻海在半導體元件部分，國創半導體(鴻海+國巨)進攻功率元件小IC，鴻海體系的DDI設計業者天鈺、MOSFET晶片業者富鼎等。
中國晶片落後，難以追趕Chiplet
中國小晶片技術，可能是中國擺脫美國的受限[1]，但是這只是封測技術而言，整體中國的晶片製造還是相當落後，雖然有中芯半導體再苦苦追趕。之前聯發科董事長蔡明介也有意與半導體代工業者，一起跨足3D Chiplet 小晶片技術，這無疑是一項產業整合很好的研究題目。 [20220530]
註：
- 小晶片通過先進封裝技術，能將多種不同架構、不同工藝節點、甚至來自不同代工廠的專用矽塊或IP塊集成在一起，可以跳過流片，快速定製出一個能滿足多種功能需求的超級晶片產品。[2]
- 小晶片的三大價值：開發快、成本低、功能多 [2]
- Chiplet是一種幫莫爾效應延壽的封裝機制
Reference
[4][20230922]台積電、英特爾 強強聯手 發表全球首款小晶片互聯
[3][20230119]從開放架構到3D晶片 2022年十大半導體動態1、未來10年的電晶體
無論平面電晶體、FinFET和RibbonFET電晶體，都是使用由n型（NMOS）和p型（PMOS）電晶體組成的CMOS技術，也成為所有邏輯電路的基礎。這種互補場效電晶體將是延伸摩爾定律至下個10年關鍵。
2、高良率且廉價的塑料處理器
Arm和PragmatIC公司在2021年宣布開發PlasticArm原型機，將56,000個以上的半導體元件整合到一個柔性且便宜的微晶片中。但即使最簡單的微控制器，其複雜的設計也不適合以塑料進行量產。
為了解決塑料晶片設計的特殊性，美國伊利諾大學和英國的工程師開發出一種可以量產的簡單架構，成本不到1美分。
3、單晶片處理器能力已達極限
單晶片的PC或伺服器CPU概念即將成為歷史。2022年蘋果（Apple）揭露Mac Studio使用的M1 Ultra晶片，使用先進封裝技術將2個晶片合而為一。NVIDIA的Grace CPU處理器也採用類似技術。
設計人員正逐漸放棄大晶片的想法，因為晶片已達到尺寸限制，無法再擴大。將2個小晶片互連不僅可增加1倍電晶體數量，還不用移向更先進的晶片製程。
4、全球晶片短缺
2020年和2021年的晶片嚴重缺貨問題，一直延續到了2022年，各種供應鏈仍十分脆弱。美國政府官員試圖通過一些重大的製造法案來解決缺貨問題。
5、系統技術偕同最佳化（System Technology Co-optimization；STCO）
英特爾技術開發總經理Ann B. Kelleher認為，摩爾定律將依賴所謂的STCO發展概念來延續微縮技術發展之路。這是一種由外而內的發展方式，從產品需要支援的工作負載及軟體開始，深入到系統架構，然後決定封裝中必須使用哪種類型的矽以及半導體製程。
Kelleher舉Aurora超級電腦使用的Ponte Vecchio加速器做為範例，它是由47 個小晶片組成，使用2.5D封裝技術和3D堆疊，將不同製程的晶片整合在一起。
6、3D晶片技術顛覆運算
3D晶片封裝在2022年開始蔚為潮流，至少高階邏輯領域如此。AI超級電腦新創Graphcore與使用台積電的3D晶片堆疊技術來改善晶片的功率流動，將訓練神經網路的速度提高40%。超微（AMD）也使用不同的台積電3D晶片堆疊技術增加運算小晶片的記憶體。英特爾也透過自家晶片封裝技術為Ponte Vecchio打造一個47晶片組的運算怪物。
7、美國通過晶片法案推動半導體製造
晶片製造業被視為經濟和軍事安全的關鍵。美國通過總經費2,800億美元的《晶片與科學法案》（Chips and Science Act），其中520億美元資金將用於興建或擴建晶圓廠或晶片製造設備設施。
8、聲學拓樸電晶體
科學家們一直在研究基於拓撲材料的電子元件，這種材料可以保護電流不受干擾。哈佛大學的科學家們已發明並模擬了第一個聲學拓撲電晶體，使用聲波而非電子進行操作。
9、RISC-V架構AI晶片日益普及
2022年，開源指令集架構RISC-V開始快速滲入機器學習市場，從Esperanto AI等針對伺服器的新創，到耐能智慧（Kneron）這類針對邊緣運算的新創已推出RISC-V架構晶片。
10、3D快閃記憶體晶片突破200層
美光（Micron Technology）率先推出232層NAND快閃記憶體晶片，SK海力士也表示其238層TLC產品的樣品已送出，將於2023年全面量產。
[2][20221213]鴻海有意打小晶片牌？ 封測業界坦言有三挑戰
半導體業界資深大咖蔣尚義加入鴻海集團，擔任半導體策略長讓各界眼睛一亮。蔣尚義曾任台積電營運長，且多次任職於中國晶圓代工龍頭中芯國際，在晶圓代工端具有深厚經驗，並且為提出小晶片（Chiplet）概念先進封裝技術的先驅之一。
外界對於蔣尚義加入鴻海半導體事業部門後，有各方推測與想像，甚至也有市場推論，蔣尚義將助攻鴻海集團進軍協助摩爾定律延壽的「先進封裝」與「異質整合」技術。
小晶片策略更具彈性、成本效益與時效
挑戰一：先進封裝綁定的Wafer-Level技術天險
台積電的3D Fabric平台可說是「晶圓級」先進封裝的第一把交椅，與IDM龍頭的英特爾（Intel）分庭抗禮，且在專業代工領域，成功殺出一片天。
最著名的就是台積電卓越科技院士余振華等人推動，助攻台積獨拿iPhone應用處理器（AP）的整合型晶圓級扇出封裝（InFO），以及量產10年以上，廣獲高效運算（HPC）鑽石級客戶包括NVIDIA、超微（AMD）/賽靈思（XilinX）、博通（Broadcom）等好評的2.5D IC封裝CoWoS技術，可異質整合高頻寬記憶體（HBM）。
業者坦言，台積電3D Fabric的成功，很大一部分是植基於晶圓級製程的紮實基礎與領先程度，先進封裝主要也是助攻即將面臨物理極限的摩爾定律，在2D的製程微縮與3D晶圓堆疊的方向並進。
因此，不管是英特爾或是台積電的小晶片概念，逐步走向了晶圓同質、異質整合的3D堆疊（3D Stack）IC封裝，這建立在能夠掌握先進製程的前提下。
挑戰二：成熟製程採小晶片有成本挑戰 28奈米成分水嶺
先進封裝業者表示，28奈米將是一個明顯的分水嶺，以一般邏輯運算晶片來看，28奈米以上的成熟製程其實沒有太多採用小晶片先進封裝的必要性，若是在28奈米以上的成熟製程晶圓領域，反而不見得有成本競爭力。
先進封裝有很重要的一部分是「堆疊」（疊Die），舉凡如CoWoS封裝的矽穿孔（TSV）技術、2.5D矽中介層（Si interposer）、有機中介層等，甚至是Hybrid Bonding的3D SoIC等。
這些為應用於頂規HPC晶片先進封裝的技術，也伴隨需要採用先進製程製造的晶片。而晶圓級堆疊技術的成本不斐，若用不那麼先進的wafer來進行先進封裝，確實在成本上面臨考驗。
再從專業OSAT廠如日月光投控與旗下矽品的角度來看，晶圓級先進封裝通常是台積電的強項，一方面因為台積電的規模與投資金額龐大，這類高階3D封裝如SoIC等技術，確實需要許多資源奧援。
另一方面，HPC晶片大客戶也會審慎考量「風險控管」與「責任歸屬」。由於如5奈米，甚至是後續的3奈米、2奈米等晶圓製造成本不斐，一片晶圓要價數萬美元並非難事，若委託OSAT廠僅進行封裝段，若晶片出現問題，則難以劃分責任。
與其如此，客戶端不如直接擁抱台積電的先進製程綁定先進封裝一條龍生產，雖然要價通常相對昂貴，但這就是合理的風險控管。
因此如AI晶片龍頭NVIDIA，頂規HPC晶片幾乎都是台積電統包，超微雖然也有部分頂級HPC於專業封測代工廠（OSAT）進行先進封裝，惟每一世代產品在尋求供應鏈奧援時，台積電的一條龍服務仍是相對有吸引力。
先進封裝業者指出，TSV技術門檻相對沒那麼高，大概是CMOS影像感測（CIS），如Sony等一線大廠確實有用這樣的技術生產CIS元件，鴻海集團後續會否也投入CIS的生產，倒是值得觀察。
如鴻海體系與泛國巨體系多有合作，國巨體系的同欣電握有手機CIS晶圓重組（RW）、車用CIS BGA封裝等量產經驗，CIS也是ADAS、自駕功能所必須的感測元件，配合雙方合資的國創半導體進攻功率元件小IC，加上背後有鴻海體系撐腰的顯示驅動IC（DDI）設計業者天鈺、MOSFET晶片業者富鼎等，確實正有一張「半導體大藍圖」的輪廓，有蔣尚義等資深大咖加持自然更添筆墨。
挑戰三：矽光子先進封裝潛力受矚 仍難避開先進製程
鴻海集團多方布局半導體，除12吋晶圓廠等的推進外，在後段封測領域，已有系統級封裝（SiP）量產實績的訊芯與山東青島新核芯受到各界關注。
-------
註：
20220706訊芯-KY擁富爸爸鴻海優勢！挾蘋果 AR 訂單、4 大利多加持獲利可期！
https://money.cmoney.tw/article/28345
https://money.cmoney.tw/article/28345
https://www.cna.com.tw/news/afe/202107270051.aspx
青島新核芯科技成立於2020年7月，註冊資本額約人民幣5.08億元，布局半導體測試封裝和封測設備及軟硬體研發等，主要股東包括青島融控科技服務公司持股約46.85%，鴻海集團關聯企業虹晶科技持股約15.75%、旗下深圳富泰華工業持股約11.81%。鴻海半導體事業群主管陳偉銘擔任青島新核芯科技董事長，
陳偉銘目前是鴻海集團旗下半導體S事業群總經理
陳偉銘目前是鴻海集團旗下半導體S事業群總經理
-------
訊芯董事長徐文一11月時揭露，除手機射頻（RF）、功率放大器（PA）模組的SiP外，已經奪下多家美系、中系大廠客戶訂單的光收發模組封裝業務，正持續蓬勃起飛中，預期越南河內廠、北江新廠將成為美系客戶主要生產據點，既有廣東中山廠則服務中系客戶。
徐文一也表示，共同光學封裝（CPO）將是未來的發展方向之一，更會邁入矽光子（SiPh）先進封裝領域。
值得注意的是，多年前蔣尚義仍在台積電任職時，也曾一度著墨於矽光子先進封裝，原本預計採用CoWoS等先進封裝技術切入客戶供應鏈，但最初因客戶端希望多與OAST多方比較成本，在蔣尚義仍於台積電的時代，矽光子先進封裝並未有太多明確進展。
熟悉先進封測業者指出，矽光子先進封裝的異質整合過程中，還是得搭載一顆控制、運算用的高階處理器，這顆處理器以現在的半導體發展態勢來看，「至少需要7奈米」，也仍難避開先進製程。
OSAT龍頭日月光投控也透露，在矽光子先進封裝領域跟台積電有許多合作，鴻海集團在半導體前段製程的技術差距，後續要怎麼跟其他業者合作，還有待觀察。
業界估鴻海「技術牌」待觀察 「人望牌」先出招
台系OSAT高層透露，觀察鴻海集團近期對於「未來車」與車用半導體的擘劃大計，先行依賴蔣尚義在業界深厚經驗的「人望牌」，進一步回頭強化既有半導體製程基礎，倒也確實是中肯的方向。
OSAT業者表示，多數車用晶片並不需要先進封裝，反而是傳統打線封裝等應用的範疇較廣，唯一可能需要高運算能力的是行車電腦晶片，隨著未來車愈來愈高智慧化，導入更多複雜功能，往AI靠攏，或許這部分的發展可以觀察。
熟悉半導體業界人士也坦言，其實蔣尚義是「閒不下來」的業界前輩，針對半導體先進技術的發展，不管是投資研發等布局，至少都是需要2~3年以上，必須一步一腳印的深厚基本功才行。
不管是台積電、英特爾、三星電子（Samsung Electronucs）甚至日月光集團，都經過了相當時間的醞釀，才在晶圓級或是植基於載板（Substrate）封裝的高階技術，得到一線客戶的肯定。
除NVIDIA、超微等美系GPU龍頭，以手機晶片為主力的聯發科，先前市場上傳出有意追隨蘋果採用扇出型封裝（Fan-out），甚至包括HPC晶片都有意擁抱2.5D IC封裝技術，但內部人士也透露，希望尋求「最有量產經驗」的供應商奧援。
在追求算力大戰的頂規HPC領域，成本可能不是考量，不過若在車用半導體領域，穩定、良率、安全性可能是優先依歸。
是故，業界普遍預期，蔣尚義在協助鴻海集團整體推動半導體布局與構建大藍圖方面，將有一定的影響力，但是否快速進入先進封裝、3D Chiplet等高階技術層次，還有待一段不算短的時間醞釀。
中國小晶片技術聲量漲 真能解決先進製程困境？ (digitimes.com.tw)
在美國意圖削弱中國半導體供應鏈實力的背景下，作為中國重要晶片製造聚落的江蘇省，將於6月舉辦線上研討會，旨在鼓勵外國半導體企業與中國本土業者進行合作。此外，被視為先進製造技術落後外國的可能解方，小晶片技術在中國業界專家間的討論度愈來愈高。
近幾個月以來，因應疫情爆發採取的封控措施，導致江蘇、上海一帶製造業產線受到嚴重影響。天風證券觀察，產出情況不穩定，導致許多當地業者失去海外訂單；估計高達40%半導體企業正考慮將產能移往台日韓或東南亞地區。
此外，BBC報導，日前美國總統拜登(Joe Biden)到訪日本東京，正式宣布啟動印太經濟框架(IPEF)，首批成員國共13個。美國官員表示，這是為印太國家提供面對關鍵問題時與中國不同的方法，以及獨立於中國的安排。
中國憂心，美國此舉是在削弱中國在半導體等全球重要產業供應鏈中的角色。據傳，SK海力士(SK Hynix)曾在美國壓力下擱置無錫擴廠計畫，無錫因此失去一次發展先進製造的機會。為抵抗美國限制先進晶片技術出口中國的壓力，除了如同江蘇舉辦活動吸引國內外投資者，自主技術發展也成為中國半導體產業的重要前進方向。
持續受到美國制裁的華為，先前透露希望利用面積與堆疊技術換效能，以成熟製程來保障產品競爭力，也曾申請過與矽穿孔(TSV)垂直互連技術相關的專利。
許多研究者也開始寄希望於小晶片技術，相信能幫助中國達成半導體製造自給自足的目標。例如，中國計算機互連技術聯盟(CCITA)秘書長郝沁汾明確表示，中國可以利用28奈米晶片結合小晶片技術，生產出效能與功能性上接近16奈米甚至7奈米先進製程晶片的產品。
但是，加拿大技術分析與IP服務機構TechInsights質疑，小晶片概念之所以在中國業界風行，是因為中國相對擅長封裝，但小晶片作為封裝技術，並無法獨力解決中國先進製造的困境。北京清華大學集成電路學院教授魏少軍也指出，小晶片只能補足而無法取代先進製造技術。
全球多國半導體業者在3月初宣布成立的UCIe產業聯盟，旨在發展小晶片技術相關的業界標準，但迄今並無中國業者加入。而在聯合多家企業、中國電子技術標準化研究院、科研院所經10個月的努力下，CCITA也於3月底宣布完成《小芯片接口總線技術》等標準草案的制定。
[2][20200526]小晶片時代來了！
https://twgreatdaily.com/bkrOUHIBd4Bm1__Ywo9l.html
小晶片的三大價值：開發快、成本低、功能多
當前晶片設計模式常從不同IP供應商購買軟核IP或硬核IP，再結合自研模塊集合成一個片上系統（SoC），然後以某個製造工藝節點生產出晶片。
而小晶片通過先進封裝技術，能將多種不同架構、不同工藝節點、甚至來自不同代工廠的專用矽塊或IP塊集成在一起，可以跳過流片，快速定製出一個能滿足多種功能需求的超級晶片產品。
2016年，Marvell和Kandou Bus宣布一項協議，Marvell採用了 Kandou Glasswing IP作為晶片到晶片的接口，將多個晶片相連接。美國國防部高級研究計劃局（DAPRA）則在2017年8月啟動 「通用異構集成及IP復用策略（CHIPS）」項目，這是DAPRA總投資15億美元的「電子復興計劃（ERI）」中的一部分，意在 促成一個兼容、模塊化、可重複利用的小晶片生態系統。
理想狀態下，藉助小晶片方法，晶片設計公司只需專注於自己擅長的IP，而不必擔心其餘IP，既有助於提升核心創新能力，又經由多種IP設計分攤了研發成本。
DAPRA向英特爾、美康、Cadence、思諾思科技等晶片企業以及一些大型軍工企業、高校科研團隊伸出橄欖枝，邀請他們作為項目的主承包方。
作為CHIPS項目的核心成員之一，英特爾推出 高級接口總線（AIB），作為chiplet架構的免版稅die-to-die接口標準。
例如，英特爾的Stratix 10、Agilex FPGA均使用相同的AIB接口來集成多種不同的小晶片。在CHIPS項目的支持下，許多不同企業及高校正在用AIB打造小晶片系統。
英特爾也是開放計算項目開放特定域架構 （OCP ODSA）基金會的成員，該基金會正在促進標準和技術的發展，以幫助實現高級封裝策略。
英特爾將其伺服器處理器、FPGA、PC晶片等作為小晶片技術的商業試煉場，AMD亦將小晶片用在了伺服器和客戶端CPU中。
台積電CoWoS(Chip on Wafer on Substrate)***CoWoS(Chip on Wafer on Substrate)是一種整合生產技術，先將半導體晶片透過Chip on Wafer(CoW)的封裝製程連接至矽晶圓，再把此CoW晶片與基板連結，整合而成CoW-on-Substrate。
CoWoS是台積電致力發展2.5D/3D IC一條龍製程，公司要提供全套服務，包括下游封裝測試。整套流程包括，整合晶圓鍵合(Wafer Bonding)、薄晶圓(Wafer Thinning)、晶片基板鍵合(Chip on Substrate)及晶片封測等技術，將各種邏輯和記憶體晶片精準疊合。
CoWoS和InFO均為2.5D封裝技術，前者側重於高端市場，連線數量偏多，後者針對高性價比市場，連線數量相對較少。
基於CoWoS與多晶圓堆疊（WoW，Wafer on wafer）技術，台積電研發了新一代3D封裝技術SoIC，可將不同尺寸、製程工藝及材料的小晶片組合。
相較傳統3D封裝技術，SoIC的凸塊密度和傳輸成本更高，功耗更低，且能通過與CoWoS或InFO技術整合其他晶片，打造3D x 3D系統級解決方案。
結語：通向下一節點的低成本路徑
小晶片並非完美的，如今在小晶片探索的道路上，流量擁堵、散熱、電源管理、測試等問題均是系統架構設計仍待克服的主要挑戰。
儘管有DAPRA CHIPS、OCP ODSA等項目在著力推進小晶片接口標準化，但獨立第三方小晶片供應的商業模式何時能在晶片產業中普及，當前尚未可知。
也許任何一種方法很難「單槍匹馬」就挽救摩爾定律，但不可否認的是，小晶片這種新興方法正在改變晶片的設計和集成策略，以更靈活的混合搭配系統方案，為晶片公司提供了遷移到下一個節點的低成本路徑。
處於這樣一場新革命的開端，無疑是一件激動人心的事。
沒有留言:
張貼留言